CoWoS pakovanje objašnjeno: CoWoS-S vs. CoWoS-R vs. CoWoS-L, HBM, proizvodnja i AI čipovi
2026-08-03 2505

CoWoS, ili Chip-on-Wafer-on-Substrate, povezuje logičke die, čiplete i visoku propusnost memorije unutar jednog velikog paketa. Pruža kratke, guste veze koje podržavaju brzi prenos podataka između računanja i memorije. CoWoS-S koristi veliki silikon interposer za gustu rutiranje preko širokog područja. CoWoS-R zamenjuje puni silikon interposer sa višeslojnim RDL, dok CoWoS-L kombinuje RDL rutiranje sa malim silicijumskim međukonektorima samo gdje su potrebne veoma fine veze. Svaka verzija nudi različitu ravnotežu gustine rutiranja, veličine paketa, upotrebe silicijuma, troškova i složenosti proizvodnje.

Katalog

Šta je CoWoS pakovanje i kako funkcioniše?

CoWoS, ili Chip-on-Wafer-on-Substrate, je napredna tehnologija pakovanja koja stavlja jedan ili više logičkih die i visoke propusnosti memorije (HBM) blizu jedni drugih unutar istog paketa. Široko se koristi za AI akceleratore, procesore za visokoučinkovito računanje, mrežne čipove i druge sisteme koji zahtevaju visoku propusnost memorije i brzu komunikaciju od die do die.

Umesto slanja signala između odvojenih paketa kroz duge PCB oznake, CoWoS koristi silikon interposer, interposer sa redistribucijom slojeva ili lokalnu silicijumsku međukonekciju da kreira guste električne veze između logičkog die i HBM-a. Ove kraće veze podržavaju šire memorijske interfejse, nižu latenciju komunikacije i manju potrošnju energije međukonekcija.

Struktura međukonekcije povezuje prema dolje sa podlogom paketa. Podloga distribuira napajanje i zemlju, nosi spoljne ulazne i izlazne signale i povezuje kompletnu CoWoS sklopku na sistemski PCB.

Glavna staza podataka od procesora do memorije je:

HBM ↔ interposer, RDL ili LSI ↔ logički die

Veza od paketa do sistema prati odvojenu stazu:

Logički die i struktura međukonekcije → podloga paketa → PCB

Kako su povezani logički die, HBM i podloga paketa

Logički die vrši glavni računarski rad, dok HBM slojevi pružaju visoko-kapacitetnu memoriju kroz hiljade tesno raspoređenih signalnih konekcija. U zavisnosti od CoWoS arhitekture, komunikacija između njih se putuje kroz puni silikon interposer, veliki RDL interposer ili lokalne silicijumske međukonekcije postavljene samo gde su potrebne veoma guste veze.

Podloga paketa povezuje CoWoS paket sa PCB-om i nosi napajanje, zemlju, upravljačke signale i spoljne I/O.

Paket Element	Glavna Funkcija	Glavna Upotreba CoWoS
Logički die	Vrši AI, HPC, mrežno ili opšte obračunavanje	Sve CoWoS arhitekture
HBM sloj	Pruža visok kapacitet, visoku propusnost memorije blizu procesora	AI i HPC paket
Silikon interposer	Pruža gustu rutingu kroz široku aktivnu površinu	Uglavnom CoWoS-S
RDL interposer	Pruža širu signalnu i napajajuću rutingu bez potpunog silikonskog interposera	CoWoS-R i CoWoS-L
Lokalna Silikonska Interkonekcija	Pruža silikonsku rutingu na odabranim gustim interfejsima	CoWoS-L
Podloga paketa	Povezuje CoWoS sklop sa sistemskim napajanjem, masom, I/O i PCB-om	Sve CoWoS arhitekture

Zašto je CoWoS korišćen za AI, HPC i HBM?

Slika 2. AI procesor sa više HBM slojeva

AI akceleratori i HPC procesori moraju prenositi velike količine podataka između računarskih jezgra i memorije. HBM pruža ovu propusnost kroz vrlo širok interfejs, ali zahteva hiljade usko raspoređenih veza. CoWoS postavlja HBM slojeve pored logičkog jezgara i koristi gustu rutingu na nivou paketa kako bi ove veze bile kratke.

Ova postavka pomaže smanjenju kašnjenja signala, gubitka napajanja tokom međupovezivanja i teškoće u rutingu koja bi se dogodila da su procesor i memorija smešteni u odvojenim paketima. Takođe omogućava nekoliko HBM slojeva da rade paralelno, dajući procesoru mnogo veću propusnost memorije nego što je to moguće sa konvencionalnim spoljim vezama memorije.

CoWoS je takođe koristan kada dizajn uključuje velike logičke čipove, više čipleta ili several HBM slojeva. Konvencionalni paket možda neće pružiti dovoljnu gustinu rutinga ili upotrebljivu površinu paketa za ove komponente. CoWoS stvara veću platformu za integraciju dok održava fine veze između čipova.

U praktičnim sistemima, CoWoS se bira kada procesor zahteva vrlo visoku propusnost memorije, nekoliko HBM slojeva blizu računarskog jezgra, kratke i široke veze između čipova, podršku za velike čipove ili više čipleta, i nižu međupoveznu snagu nego što je to slučaj sa rutingom između paketa.

Glavna prednost nije samo stavljanje više čipova u jedan paket. CoWoS pruža gustu strukturu međupovezivanja potrebnu za kontinuirano snabdevanje moćnih AI i HPC procesora podacima.

CoWoS-S vs. CoWoS-R vs. CoWoS-L

Slika 3. CoWoS-S vs CoWoS-R vs CoWoS-L

CoWoS-S, CoWoS-R i CoWoS-L koriste različite strukture međupovezivanja za povezivanje logičkih čipova, HBM slojeva i podloge paketa. Glavna razlika je koliko se silikona koristi i gde je postavljena najveća gustina rutinga.

Faktor uporedbe	CoWoS-S	CoWoS-R	CoWoS-L
Glavna struktura međupovezivanja	Veliki silikonski interposer	Višeslojni RDL interposer	RDL interposer sa lokalizovanim silikonskim mostovima
Gustina rutinga	Vrlo visoka preko široke aktivne površine	Niža od silikona, ali pogodna za širu rutingu na nivou paketa	Vrlo visoka na odabranim interfejsima
Upotreba silikona	Koristi veliku silikonsku površinu ispod aktivnih čipova	Ne zahteva potpuni silikonski interposer	Koristi silikon samo gde je potrebna fina rutinga
Upotreba TSV-a	TSV-ovi pružaju vertikalne veze kroz silikonski interposer	Ne oslanja se na veliki interposer zasnovan na TSV-u	Koristi RDL rutingu sa lokalizovanim silikonskim međupovezivnim strukturama
Skaliranje paketa	Ograničeno kompleksnošću proizvodnje velikih interposera, veličinom i prinosom	Podržava veće pakete zasnovane na RDL-u	Podržava velike pakete dok zadržava gustu lokalnu interfejs
Mehaničko ponašanje	Rigidnija silikonska struktura, što zahteva pažljivo kontrolisanje stresa i uvijanja	Više savitljiva struktura polimera-RDL	Kombinuje RDL savitljivost sa lokalizovanim silikonskim regijama
Glavna prednost	Pruža široku gustinu rutinga na nivou silikona	Pruža rutingu na velikoj površini sa manje silikona	Balansira veliku veličinu paketa sa visokom lokalnom gustinom rutinga
Glavno ograničenje	Viša cena, silikonska površina, kompleksnost proizvodnje i rizik od prinosa	Niža gustina rutinga nego silikonski interposeri	Složenija integracija RDL-a i lokalnih silikonskih međupovezivanja
Najbolji fit	Gusta rutinga između logičkog i HBM-a kroz široku površinu paketa	Veliki paketi gde je gustina rutinga RDL-a dovoljna	Veliki AI i HPC paketi koji zahtijevaju gustu rutiranje samo na odabranim interfejsima

CoWoS-S

CoWoS-S koristi silikonski interposer ispod logičkih dieova i HBM stapaka. Fine metalne slojeve u interposeru omogućavaju horizontalne veze između dieova.

TSV-ovi prolaze vertikalno kroz silikonski interposer i povezuju njegovo gornje rutiranje s bumpovima ispod njega. Ovi vertikalni putevi prenose snagu, uzemljenje i vanjske signale prema podlozi paketa.

Budući da je interposer napravljen od silicijuma, može podržati finije žice nego struktura RDL zasnovana na polymeru. Glavni izazov je to što veliki interposer zahtijeva više silicijumske oblasti i izlaže većoj površini fabričkim defektima. Veličina interposera može uticati na trošak, prinos i savijanje paketa.

CoWoS-R

CoWoS-R zamjenjuje cjelokupni silikonski interposer sa višeslojnom RDL strukturom. Bakarni tragovi su oblikovani između polimernih dielektričnih slojeva za prenos signala, snage i uzemljenja kroz paket.

RDL rutiranje ne zahtijeva TSV-ove kroz veliki silikonski pleh. Vertikalne veze se formiraju kroz via između RDL slojeva i kroz bump veze do dieova i podloge paketa.

Ova struktura omogućava da se područje međusobnog povezivanja proširi bez proizvodnje jednog vrlo velikog silikonskog interposera. Međutim, širina RDL linije, razmak i dimenzije via su obično veće od onih dostupnih u silicijumu, tako da ne može pružiti istu gustoću rutiranja na najzahtjevnijim interfejsima.

CoWoS-L

CoWoS-L kombinuje široko RDL rutiranje sa lokalnim silikonskim interkonekcijama, ili LSI-ima. RDL slojevi upravljaju vezama širom većeg paketa, dok se mala silikonska područja postavljaju blizu interfejsa koji zahtijevaju finije žice.

LSI radi kao lokalizovani silikonski most, a ne kao cjelokupni interposer. Povezuje obližnje dieove kroz kratke, fine metalne tragove. Ovo ga čini korisnim za gustu logiku-to-HBM ili die-to-die interfejse bez postavljanja velikog silikonskog sloja ispod cjelokupne sklopke.

RDL i LSI strukture moraju biti precizno usklađene i povezane tokom proizvodnje. Ovo stvara dodatne korake integracije u poređenju sa korišćenjem samo silikonskog interposera ili samo RDL-a.

Izbor zavisi od broja HBM-a, postavljanja dieova, razmaka interfejsa, površine paketa, isporuke snage, hlađenja, savijanja, troška i uzgoja u proizvodnji.

CoWoS-S je pogodan za dizajne koji trebaju gustu silikonsku rutiranje širom velike oblasti. CoWoS-R je pogodniji kada veliki paket može raditi sa RDL nivoom gustoće rutiranja. CoWoS-L se koristi kada se većina paketa može osloniti na RDL, ali odabrani interfejsi još uvijek zahtijevaju finije silikonske veze.

Kako se proizvodi CoWoS pakovanje

Slika 4. Proces proizvodnje CoWoS

Proizvodnja CoWoS uključuje izgradnju međusobnog povezivanja paketa, odabir poznatih dobrih dieova, postavljanje i vezivanje logičkih dieova i HBM-a, završavanje mehaničkih i električnih veza i testiranje završnog paketa. Tačni detalji proizvodnje variraju zavisno od CoWoS arhitekture, ali je ukupna sekvenca sklapanja slična.

Faza proizvodnje	Šta se dešava
Proizvodnja međusobnog povezivanja	Silikonski interposer, RDL struktura, ili RDL-i-LSI struktura se proizvode sa potrebnim signalom, snagom i uzemljenjem. Vertikalne veze i ucrtane strukture se također formiraju gde je to potrebno prema dizajnu paketa.
Testiranje poznatih dobrih dieova	Logički dieovi, HBM staci, i čipleti se električno testiraju pre sklapanja. Screening defektnih dieova pre vezivanja je važan, jer jedan neispravni deo može smanjiti prinos završenog višedijelnog paketa.
Postavljanje dieova	Logički dieovi, HBM staci, i drugi čipleti se pozicioniraju sa visokom preciznošću usklađivanja preko njihovih predviđenih područja veze. Postavljanje postaje sve zahtjevnije kako se smanjuje razmak bumpa i povećava broj dieova.
Vezivanje dieova	Dieovi se vezuju za pripremljenu interkonkecijsku strukturu putem mikro-bumpova ili drugih finih veza. Kvalitet veze, usklađivanje, otpor kontakta i integritet spojeva moraju biti pažljivo kontrolisani.
Podfilling i oblikovanje	Podfilling se primjenjuje oko finih veza kako bi podržao veze i smanjio mehanički stres. Materijali za oblikovanje se takođe mogu koristiti u zavisnosti od strukture paketa kako bi zaštitili i integrisali sklapanje.
Prikačivanje podloge	Završeni sklop die-a i međusobnog povezivanja se povezuje sa podlogom paketa, obično preko većih bump veza poput C4 bumpova. Podloga nosi snagu, uzemljenje i vanjski I/O prema sistemskom PCB-u.
Mehaničko i termalno završavanje	Ojačanja, poklopci, raspršivači toplote, materijali za termalne kontakte i drugi strukturni sastavni dijelovi se dodaju prema potrebi. Iskrivljenost, mehanički stres i termalni kontakt moraju se kontrolirati kroz veliki paket.
Konačno električno testiranje	Završeni paket se testira za logičku operaciju, HBM komunikaciju, kontinuitet međuspojeva, isporuku energije, eksternu I/O i druge električne funkcije.
Testiranje pouzdanosti	Paketi mogu proći kroz termalne cikluse, temperaturno testiranje, evaluaciju mehaničkog stresa i druge procedure kvalifikacije kako bi provjerili spojeve lemova, međuspojke, iskrivljenost i dugoročnu pouzdanost.

Glavna proizvodna sekvenca je:

Izrada međuspojeva → testiranje poznatih čipova → postavljanje čipova → lemljenje čipova → podfilling ili oblikovanje → pričvršćivanje podloge → mehaničko i termalno završavanje → konačno testiranje.

Prednosti i tehnički izazovi CoWoS-a

CoWoS omogućava visoku gustoću međuspojeva između logičkih čipova, HBM-a i čipleta. Njegove kratke, fine veze podržavaju široke putanje podataka i visoku propusnost memorije. Također omogućava kombinaciju čipova za obradu, memoriju i I/O izrađenih različitim procesnim tehnologijama u jednom paketu.

Glavna kompromisna tačka je veća složenost sklapanja. Kako se veličina paketa, broj čipova i broj HBM-a povećavaju, troškovi proizvodnje, rizik od neuspjeha i težina proizvodnje također se povećavaju.

Termalna učinkovitost se procjenjuje kroz temperaturu spoja, vruće tačke, termalni otpor i raspodjelu temperature kroz logičke čipove i HBM. Neujednačeno zagrijavanje također može povećati iskrivljenost paketa jer se silicij, bakar, materijali za oblikovanje i podloge šire različitim brzinama.

Integritet napajanja se procjenjuje kroz PDN impedancu, IR pad, naponski pad, prekoračenje i šum napajanja. Otpornost i induktivnost u bump-ovima, via-ima, RDL-ima, povezivanju interposera i podlozi mogu utjecati na stabilnost šina. Lokalno dekopling i uvršteni duboki trench kondenzatori, ili DTC, mogu pružiti naplaćivanje blizu logičkog čipa i smanjiti impedancu isporuke napajanja tokom brzi promjena struje.

Integritet signala zavisi od otpornosti, kapacitivnosti i induktivnosti TSV-ova, RDL tragova, mikro bump-ova i usmjeravanja paketa. Procjenjuje se kroz gubitak umetanja, gubitak povratnog signala, smetnje, otvaranje oka, jitter i vremensku marginu.

Pouzdanost se procjenjuje kroz termalne cikluse, mjerenje iskrivljenosti, naprezanje bump-ova, kontinuitet međuspojeva i inspekciju neuspjeha. Ponavljano grijanje i hlađenje može izazvati stres na mikro bump-ovima i C4 spojevima, što može dovesti do umora lemova, pucanja ili delaminacije.

CoWoS primjene i primjeri čipova

CoWoS se najviše koristi u AI akceleratorima, HPC procesorima, mrežnim ASIC-ima i uređajima zasnovanim na čipletima koji zahtijevaju HBM ili gustu multi-dijelnu integraciju.

Primjeri čipova i ASIC-a koji koriste CoWoS

• NVIDIA Hopper: NVIDIA-ini Hopper GPU-ovi za podatkovne centre, uključujući H100-klasne akceleratore, kombiniraju veliki GPU sa HBM za AI i HPC radne opterećenja. U januaru 2025. godine, izvršni direktor NVIDIA-e Jensen Huang potvrdio je da proizvodnja Hopper-a koristi CoWoS-S.

NVIDIA Blackwell: Blackwell povećava složenost paketa korištenjem više velikih čipova za obradu zajedno sa HBM-om. Huang je izjavio da će NVIDIA većinom koristiti CoWoS-L dok se proizvodnja seli s Hopper-a na Blackwell. Arhitektura koristi dizajn rutiranja RDL-a velike površine zajedno sa gustim lokalnim silicijskim međuspojnikom.

• AMD Instinct MI300: AMD-ova MI300 porodica kombinuje više čipleta za obradu i I/O sa osam HBM staka. Paket koristi TSMC SoIC za vertikalno slaganje čipova zajedno sa CoWoS za veću integraciju na nivou paketa. Ovo pokazuje kako se 3D slaganje i 2.5D pakovanje mogu kombinirati u istom procesoru.

• Broadcom 5 nm Data-Center ASIC: Broadcom je najavio 625 mm² 5 nm ASIC koristeći TSMC CoWoS interposer tehnologiju sa HBM2E, 112 Gbps SerDes i visokoprotočne između-dijelne sučelje. Platforma je razvijena za infrastrukturu podatkovnih centara, AI, HPC i 5G.

Ovi primjeri pokazuju da se CoWoS koristi i izvan AI GPU-a. Također podržava HPC akceleratore, prilagođene AI ASIC-e, mrežne uređaje i procesore zasnovane na čipletima koji zahtijevaju HBM i gustu integraciju na nivou paketa.

CoWoS vs Ostale napredne tehnologije pakiranja

CoWoS je jedna od nekoliko naprednih tehnologija pakiranja koje se koriste za povezivanje logičkih čipova, HBM-a i čipleta. CoWoS podržava strukture silicijskog interposera, RDL-a i hibridne RDL/lokalne silicijske strukture. Druge tehnologije pakiranja koriste različite pristupe za pružanje visoke gustoće međuspojničkih veza između čipova.

CoWoS vs Intel EMIB

Intel EMIB koristi male silikonske mostove ugrađene u podlogu paketa umjesto oslanjanja na veliki interposer ispod kompletnog višekrilnog sklopa. Ovi mostovi omogućavaju fine veze samo na ivicama čipova koje zahtevaju visokopropusnu komunikaciju.

EMIB može povezati logičke do logičkih i logičkih do HBM interfejsa, istovremeno smanjujući količinu silikona koja se koristi za rutiranje na nivou paketa. Intel takođe nudi EMIB-T, koji dodaje TSV-ove u ugrađeni most za dodatne vertikalne signalne i naponske veze.

Glavna razlika je pokrivenost rutiranja. CoWoS može obezbediti visokopropusno rutiranje na većem području paketa, dok EMIB koncentriše silikonske međuveze na odabranim interfejsima čipova.

CoWoS vs TSMC InFO

TSMC InFO koristi slojeve visoke gustine redistribucije u strukturi paketa usmerenoj na obožavaoce. InFO-oS postavlja više logičkih čipova ili čipleta na RDL strukturu i zatim povezuje sklop sa podlogom paketa, omogućavajući integraciju više čipova bez konvencionalnog velikog silikonskog interposera.

U poređenju s CoWoS-om, InFO se koristi u širem spektru tipova paketa gde su oblik, gustina integracije i odnos cena-performanse važni. CoWoS je više povezan sa velikim AI i HPC paketima koji integrišu visokoperformantnu logiku sa više HBM paketa.

CoWoS vs Samsung Cube

Samsungova porodica Cube takođe koristi različite kombinacije silikonskih interposera, RDL-a i ugrađenih silikonskih struktura.

•2.5D Cube-S postavlja logičke čipove i HBM na silikonski interposer. Samsung navodi da njegova kvalifikovana Cube-S platforma podržava 3.3× silikonski interposer sa naprednom logikom i do osam HBM modula.

•2.3D Cube-E koristi RDL interposer bez TSV-a zajedno sa ugrađenim silikonskim mostovima. RDL se bavi širim rutiranjem paketa, dok silikonski mostovi pružaju finije veze na odabranim interfejsima.

•2.3D Cube-R koristi RDL-bazirani interposer bez punog silikonskog interposera, omogućavajući veliku integraciju više čipova kroz rutiranje slojeva redistribucije.

Glavna sličnost između Cube-a i CoWoS-a je što obe porodice pružaju nekoliko načina za balansiranje gustine rutiranja na silikonskom nivou sa integracijom RDL-a na većem području, iako se njihove strukture paketa i procesi proizvodnje razlikuju.

CoWoS vs TSMC SoIC

SoIC je prvenstveno tehnologija 3D skladištenja čipova, dok CoWoS uglavnom pruža 2.5D integraciju na nivou paketa. SoIC povezuje čipove vertikalno kroz veoma fine veze između čipova, sa međuprečnicima ispod 10 µm u nekim implementacijama.

Ove dve tehnologije su stoga komplementarne, a ne direktne alternative u mnogim projektima. Logički čipovi se prvo mogu vertikalno slagati koristeći SoIC, a zatim integrisati u veći CoWoS paket zajedno sa HBM-om ili dodatnim čipletima. TSMC uključuje ovu kombinaciju unutar svoje šire 3DFabric integracione platforme.

Sve u svemu, glavna razlika između ovih tehnologija je gde se postavlja najgušća međuveza: preko velikog interposera, u lokalizovanim silikonskim mostovima, unutar RDL-a sa usmerenjem ili vertikalno između složenih čipova.

CoWoS Plan razvoja: Veći paketi, HBM4 i izazovi skaliranja

CoWoS plan razvoja obuhvata veće površine interposera, više računarskih čipova, dodatne HBM pakete i nove tehnologije isporuke energije. Međutim, najave plana razvoja moraju biti odvojene od tehnologija koje su kvalifikovane ili već u serijskoj proizvodnji. Veličina paketa, broj HBM-a i vreme proizvodnje treba proveriti u odnosu na najnovije TSMC materijale pre objavljivanja.

Stavka plana razvoja	Javni status od avgusta 2026
3.5-retikulo CoWoS-L	U serijskoj proizvodnji od 2024
5.5-retikulo CoWoS	TSMC je izjavila u aprilu 2026. da proizvodi ovu veličinu. Ranije godišnje izveštajne materijale opisivale su kvalifikaciju i povećanje proizvodnje 5.5-retikulo CoWoS-L tokom 2026
9.5-retikulo CoWoS	Najavljena plan za serijsku proizvodnju 2027, sa 12 ili više HBM paketa
14-retikulo CoWoS	Najavljen cilj plana razvoja za 2028, opisan kao integracija otprilike 10 velikih računarskih čipova i 20 HBM paketa
Preko 14 retikula	Dugoročni cilj proširenja za 2029

Veće površine CoWoS paketa

TSMC navodi da je 3.5-retikulo CoWoS-L u serijskoj proizvodnji od 2024. U aprilu 2026. kompanija je izjavila da proizvodi CoWoS veličine 5.5-retikulo i planira veće verzije. Rani Godišnji izveštaj TSMC-a iz 2025. opisivao je 5.5-retikulo CoWoS-L kao završen u kvalifikaciji 2026, dok je druga sekcija navela da je sertifikacija završena i da će serijska proizvodnja početi tokom 2026. Ove tvrdnje se mogu odnositi na različite platforme, kvalifikacije ili faze proizvoda kupaca, tako da bi njihovo originalno oblikovanje trebalo očuvati umesto da se tumači kao univerzalna spremnost.

TSMC je najavio 2025. godine da planira uvesti 9.5-reticle CoWoS u serijsku proizvodnju 2027. godine, sa kapacitetom za 12 ili više HBM stackova. Njegovi materijali sa simpozija u aprilu 2026. godine dodali su cilj putanje od 14-reticle, opisan kao integrisanje približno 10 velikih računarskih čipova i 20 HBM stackova, sa planiranom proizvodnjom za 2028. godinu i diskutovanjem o proširenju preko 14 reticle za 2029. godinu. Konfiguracije od 9.5-reticle i 14-reticle ostaju najavljeni planovi ili ciljevi putanje, a ne potvrđena trenutna proizvodnja.

HBM4 i Logički Bazni Čipovi

HBM4 menja više od samog memorijskog stacka. Njegov logički bazni čip može upravljati interfesom, kontrolom i signalnim funkcijama, čime se memorijska tehnologija, proces baznog čipa, rute interposera i čip za proračun više međusobno povezuju.

TSMC je javno identificirao N12 i N3 logička bazna rešenja za HBM4. U kasnijoj tehničkoj raspravi, opisao je N12 za dizajne HBM4 i N3P za prilagođene dizajne HBM4E. Ove izjave pokazuju nameravanu podršku tehnologiji od strane TSMC-a, ali ne potvrđuju da je svaka kombinacija HBM4 i CoWoS završila kvalifikaciju kupca ili ušla u proizvodnju.

Ograničenja Napajanja i Hlađenja

Povećanje površine paketa omogućava integraciju većeg broja logičkih i memorijskih čipova, ali takođe povećava potražnju za strujom, privremeni teret, gustinu toplote i poteškoće u distribuciji energije. TSMC je identifikovao napajanje i toplotnu disipaciju kao glavna ograničenja nastavka AI skaliranja.

Kompanija je predstavila ugrađene kondenzatore u dubokim rovovima, kondenzatore visoke gustine MIM i integrisane regulatore napona kao metode za poboljšanje lokalne isporuke punjenja i smanjenje impedanse distribucije energije. TSMC je takođe objavio istraživanje CoWoS koristeći poboljšane toplotne interfejs materijale i demonstracije tečnog hlađenja za pakete sa dizajnom toplote do 2 kW. Ovo su objavljene tehnologije i demonstracije, a ne garantirane specifikacije za svaki komercijalni CoWoS paket.

Ograničenja Prinos, Podloga i HBM Snabdevanje

Veći CoWoS paket zahteva da logički čipovi, HBM stackovi, strukture interposera ili RDL, lokalni silicijumski interkonekcijski blokovi, podloga paketa, bumpovi, podicanje i procesi sklapanja udovoljavaju zahtevima prinosa i pouzdanosti zajedno. Povećanje površine paketa takođe povećava broj interfejsa i koraka proizvodnje koji moraju biti kontrolisani.

Na pozivu o zaradi u julu 2026. godine, TSMC je rekao da je kapacitet zadnje strane i dalje u režimu nestašice. Takođe je razgovarao o saradnji sa dobavljačima podloga dok razvijaju alternativne pristupe pakovanju. Ovo pokazuje da skaliranje proizvodnje zavisi od celokupnog lanca snabdevanja, a ne samo od kapaciteta sklapanja CoWoS.

Zalihe HBM-a i kvalifikacija proizvoda mogu stvoriti dodatna ograničenja jer svaki dizajn akceleratora zahteva kompatibilne memorijske stackove, logičke bazne čipove, rute, isporuku napajanja i toplotna ograničenja. Javni cilj broja HBM stoga opisuje potencijalnu integraciju paketa, a ne garantovanu dostupnost proizvoda.

Napredak putanje CoWoS-a na kraju zavisi od uspešne tehnologije i kvalifikacije kupca, prinosa proizvodnje, dostupnosti podloga, snabdevanja HBM-a, isporuke napajanja, hlađenja, kontrole uvijanja i dugoročne pouzdanosti, a ne samo od veličine paketa.